Cache Simulator Design for Optimizing Write Operations of Nonvolatile Memory Based Caches
비휘발성 메모리 기반 캐시의 쓰기 작업 최적화를 위한 캐시 시뮬레이터 설계

Yongsoo Joo, Myeung-Heo Kim, In-Kyu Han, Sung-Soo Lim
2016 IEMEK Journal of Embedded Systems and Applications  
기존의 SRAM이나 DRAM 기반 메모리 시스템 에서 공정 미세화에 따른 누설 전류 증가, 데이터 보존 능력의 저하 등의 한계점이 부각됨에 따라 차 세대 비휘발성 메모리 (NVM, nonvolatile memory)를 기반으로 하는 메모리 시스템이 이를 극복하기 위한 대안으로 주목받고 있다. 대표적인 비휘발성 메모리로는 PRAM (상변화 메모리) [2], STT-RAM (스핀토크 자기메모리) [3], ReRAM (저항변화 메모리) [4] 등이 있다. 이 들 메모리는 기존의 SRAM이나 DRAM과 비교하여 비휘발성, 고밀도, 낮은 누설 전류량 등의 특징을 지니고 있으며, NAND 플래시 메모리와 달리 쓰기 전 삭제 (erase-before-write) 작업이 필요치 않아 이로 인한 메모리 시스템 관리 비용 증가 및 성능 저하를 겪지 않는다. 이러한 장점에도 불구하고 비휘발성 메모리는 기 존 메모리 기술과 비교하여 쓰기 작업(write operation)에서의 낮은 성능, 높은
more » ... , 최대 쓰기 횟수 제약이 심각한 단점으로 알려져 있으며, 비휘발성 메모리 시스템의 성공적인 구현을 위해서 Abstract : Nonvolatile memory (NVM) is being considered as an alternative of traditional memory devices such as SRAM and DRAM, which suffer from various limitations due to the technology scaling of modern integrated circuits. Although NVMs have advantages including nonvolatility, low leakage current, and high density, their inferior write performance in terms of energy and endurance becomes a major challenge to the successful design of NVM-based memory systems. In order to overcome the aforementioned drawback of the NVM, extensive research is required to develop energy-and endurance-aware optimization techniques for NVM-based memory systems. However, researchers have experienced difficulty in finding a suitable simulation tool to prototype and evaluate new NVM optimization schemes because existing simulation tools do not consider the feature of NVM devices. In this article, we introduce a NVM-based cache simulator to support rapid prototyping and evaluation of NVM-based caches, as well as energy-and endurance-aware NVM cache optimization schemes. We demonstrate that the proposed NVM cache simulator can easily prototype PRAM cache and PRAM+STT-RAM hybrid cache as well as evaluate various write traffic reduction schemes and wear leveling schemes.
doi:10.14372/iemek.2016.11.2.87 fatcat:425vxcxb4zayzj4lnvg6almlxu