Design of FPGA Based Neural Network Controller for Earth Station Power System

Hanaa T. El-Madany, Faten H. Fahmy, Ninet M. A. El-Rahman, Hassen T. Dorrah
2012 TELKOMNIKA Indonesian Journal of Electrical Engineering  
Abstrak Otomasi dari pembangkitan kode bahasa deskripsi perangkat keras untuk model jaringan syaraf tiruan (JST) dapat mengurangi waktu implementasinya ke perangkat digital, sehingga menghemat biaya yang signifikan. Untuk menerapkan JST menjadi ke desain perangkat keras, diperlukan penerjemah model ke dalam struktur piranti. Bahasa VHDL digunakan untuk mendeskripsikan JST ke dalam perangkat keras. Kode VHDL juga telah diusulkan untuk implementasi JST ketika mempresentasikan hasil simulasi
more » ... aritmatika floating point dari stasiun bumi dan sistem tenaga satelit menggunakan perangkat lunak ModelSim ® PE 6.6 simulator. Integrasi antara MATLAB ® dan VHDL digunakan untuk menghemat waktu eksekusi dari komputasi. Hasil penelitian menunjukkan bahwa antara MATLAB dan VHDL terdapat kesesuaian yang baik untuk pembangkitan JST umpan cepat dan fleksibel yang mampu menangani operasi aritmatika floating point; jumlah minimum irisan CLB, dan kecepatan kinerja yang baik. Hasil sintesis FPGA diperoleh dengan skema RTL view dan skema teknologi dari Xilinix, dan jumlah kebutuhan minimum sumber daya perangkat keras diperoleh jika menggunakan Xilinix VERTIX5. Kata kunci: FPGA, jaringan syraf tiruan, stasiun bumi, VHDL Abstract Automation of generating hardware description language code of neural networks models can highly decrease time of implementation those networks into a digital devices, thus significant money savings. To implement the neural network into hardware design, it is required to translate generated model into device structure. VHDL language is used to describe those networks into hardware. VHDL code has been proposed to implement ANNs as well as to present simulation results with floating point arithmetic of the earth station and the satellite power systems using ModelSim® PE 6.6 simulator tool. Integration between MATLAB® and VHDL is used to save execution time of computation. The results shows that a good agreement between MATLAB and VHDL and a fast and flexible feed forward NN which is capable of dealing with floating point arithmetic operations; minimum number of CLB slices; and good speed of performance. FPGA synthesis results are obtained with view RTL schematic and technology schematic from Xilinix tool. Minimum number of utilized resources is obtained by using Xilinix VERTIX5.
doi:10.11591/telkomnika.v10i2.681 fatcat:y5eohf4tqnebvm42ciug4b6uyi