Recently, the importance of DRAM is very significant in multicore processors which are widely used in computers, laptops, tablet PCs, and mobile devices. To keep up with this, both industry and academia have actively studied various types of future DRAMs. Therefore, accurate DRAM model is requisite when evaluating the multicore processor performance. In this paper, a multicore processor trace-driven simulator which can couple with the cycle-accurate DRAM simulator has been developed. Using SPEC

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... 2000 benchmarks as input, the effect of cycle-accurate DDR3 model on the multicore processor performance has been evaluated. 입력으로 모의실험을 수행하여, 싸이클 단위로 정확하게 동작하는 DDR3가 멀티코어 프로세서의 성능에 끼치는 영향을 분석하였다. 본 논문은 다음과 같이 구성된다. 2 장에서 DRAM의 모델과 멀티코어 프로세서 모의실험기에 대하여 살펴보 고, 3 장에서 모의실험 환경에 대하여 고찰한다. 4 장에서 모의실험 결과를 보이며, 5 장에서 결론을 맺 는다. Ⅱ. DRAM의 모델 및 멀티코어 프로세서 모의실험기 1. DRAM의 모델 DRAM에서 프로세서로부터 읽기 및 쓰기 요청에 대 한 서비스를 수행할 때, 그림 1에 그 관계를 도시한 것처 럼 DRAM 제어기, 채널, 랭크, 뱅크가 유기적으로 동작 한다. DRAM은 DRAM 제어기를 통하여 제어되며, 채널 들을 통하여 연결된다. 각 채널은 DIMM 구조를 담당하 며, 각 DIMM은 다시 여러 개의 랭크들로 구성된다. 각 랭크는 8 개의 DRAM 장치로 구성되는데, 각 DRAM 장 치는 트랜지스터와 캐패시터들로 배열된 DRAM 메모리 행열과 로우 디코더 (row decoder), 칼럼 디코더 (column decoder), 로우버퍼 (row buffer), 센스 증폭기 (sense amplifier)로 구성된다.