Hoy en día, una de las tareas críticas en compresión de video para los estándares H.26x, MPEG-1, -2 y -4 es la estimación de movimiento (ME). La mayoría de los algoritmos para el cálculo de ME se basan en el cálculo del mínimo de las sumatorias de las diferencias absolutas (MAD) [1] entre un bloque de referencia y los posibles bloques candidatos. En este artículo proponemos un diseño en FPGA que permite obtener un cálculo rápido del MAD. Gracias a la aplicación de técnicas de aritmética on-line

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... (OLA) obtenemos dos ventajas: es posible calcular el MAD de macrobloques completos de 16x16 píxeles en una sencilla FPGA; y en segundo lugar, permite acelerar el cálculo computacional gracias a que el cálculo de la sumatoria de las diferencias absolutas (SAD) puede ser truncado cuando el bloque candidato presenta un mayor SAD que el mejor calculado hasta ese momento. El diseño se ha sintetizado utilizando Xilinx ISE 5.2i en dispositivos pertenecientes a las familias VIRTEX-II y SPARTAN-II. Para implementar un MAD para un macrobloque de 16x16 píxeles se requieren 1945 look-up tables (LUTs) obteniendo una frecuencia de trabajo de 425 MHz. Además se presenta una comparación con otros trabajos relacionados.